Занимательно о микроконтроллерах

Первая строка получена из выражения 0 + 0 = 0₁₀ (00₂). Вторая строка получена из выражения 0 + 1 = 1₁₀ (01₂). Третья строка получена из выражения 1 + 0 = 1₁₀ (01₂). Четвертая строка получена из выражения 1 + 1 = 2₁₀(10₂).

В соответствии с принципами построения произвольной таблицы истинности получим схему полусумматора. Она приведена на рис. 2.10. Условное графическое обозначение полусумматора показано на рис. 2.11.

Рис. 2.10.Принципиальная схема цифрового устройства, реализующего таблицу истинности полусумматора

Полусумматор формирует перенос в следующий разряд, но не может учитывать перенос из предыдущего разряда, поэтому он и называется полусумматором.

Рис. 2.11.Условное графическое обозначение полусумматора

Таблицу истинности полного двоичного одноразрядного сумматора (табл. 2.7) можно получить из правил суммирования двоичных чисел.

В обозначении входов и выходов полного сумматора использовано следующее правило: в качестве входов использованы одноразрядные двоичные числа А и В; сумма — это одноразрядное двоичное число S; перенос обозначен буквой Р; для обозначения входа переноса используется сочетание букв PI (I — сокращение от английского слова input, вход); для обозначения выхода переноса используется сочетание букв РО (О — сокращение от английского слова output, выход).

В соответствии с правилами построения принципиальной схемы по произвольной таблице истинности получим схему полного двоичного одноразрядного сумматора. Она приведена на рис. 2.12.

Рис. 2.12.Принципиальная схема цифрового устройства, реализующая функцию полного двоичного одноразрядного сумматора

Ее можно минимизировать, но, как уже оговаривалось, минимизация в данной книге рассматриваться не будет. Условное графическое обозначение полного двоичного одноразрядного сумматора показано на рис. 2.13.

Рис. 2.13.Условное графическое обозначение полного двоичного одноразрядного сумматора

Для того чтобы получить многоразрядный сумматор, достаточно соединить входы и выходы переносов соответствующих двоичных разрядов. Схема реализации четырехразрядного сумматора на основе четырех одноразрядных приведена на рис. 2.14.

Рис. 2.14.Принципиальная схема многоразрядного двоичного сумматора

Одноразрядные сумматоры практически никогда не использовались, т. к. почти сразу же были выпущены микросхемы многоразрядных сумматоров. Полный двоичный четырехразрядный сумматор изображается на схемах с использованием условного графического обозначения, показанного на рис. 2.15.

Рис. 2.15.Условное графическое обозначение полного двоичного многоразрядного сумматора

Естественно, приведенная на рис. 2.14 схема не минимизирована, она служит лишь для пояснения принципа действия многоразрядного двоичного сумматора. В применяемых на практике схемах никогда не допускают последовательного распространения переноса через все разряды многоразрядного сумматора. Для увеличения скорости работы двоичного сумматора используется отдельная схема формирования переносов для каждого двоичного разряда. Таблицу истинности для такой схемы легко получить из алгоритма суммирования двоичных чисел, а затем применить хорошо известные нам принципы построения цифрового устройства по произвольной таблице истинности.

На этом пока закончим обсуждение принципов работы сумматора, более сложные операции будут рассмотрены позднее, а пока для дальнейшего понимания принципов работы микропроцессора необходимо разобраться, как осуществляется переключение двоичных чисел на входах и выходе сумматора. Эту операцию позволяют осуществить мультиплексоры и мультиплексоры, основной составной частью которых является дешифратор. Именно это цифровое устройство мы рассмотрим в следующем разделе.

Дешифраторы

Дешифраторы позволяют преобразовывать n-разрядный двоичный код в унитарный код с числом разрядов не более 2". Преобразование производится по таблицам истинности, поэтому построение принципиальных схем дешифраторов не представляет трудностей. Для этого можно воспользоваться рассмотренными ранее правилами построения цифрового устройства по произвольной таблице истинности.

Рассмотрим пример построения дешифратора, который преобразует входной двоичный 4-разрядный двоичный код в унитарный 10-разрядный код. Данное устройство называют дешифратором 4x10. Его таблица истинности приведена в табл. 2.8.

В соответствии с принципами построения цифрового устройства по произвольной таблице истинности, описанными в предыдущей главе, получим схему дешифратора, реализующего таблицу истинности табл. 2.8.

Эта схема приведена на рис. 2.16.